分析下面的VerilogHDL程序,回答问题。
(1)完成程序填空。
(2)如果输入信号值如题27表所示,写出功能仿真后相应的输出信号值,完成填表。
答:(1)out2；
reg;
wire;
(2)outl=2’b00;out2=2’b11
分析下面的VerilogHDL程序,回答问题。
(1)完成程序填空。
(2)如果输入信号值如题27表所示,写出功能仿真后相应的输出信号值,完成填表。
分析下面的VerilogHDL程序,回答问题。
(1)完成程序填空。
(2)如果输入信号值如题27表所示,写出功能仿真后相应的输出信号值,完成填表。
答:(1)out2；
reg;
wire;
(2)outl=2’b00;out2=2’b11
