用VerilogHDL描述一个模块,使其可以根据控制信号进行输入信号的相加或者相减操作,以实现半加器或半减器。
具体要求:
(1)输入待运算的信号:ain,bin,这两个信号的位宽均为1
(2)输入的控制信号:control,该信号的位宽为1。
当control=1’b1,进行ain+bin的运算,
当control=1’b0,进行ain-bin的运算。
(3)输出信号
Cout:表示本位的和或者差
CQ:表示向高位的进位或者借位
用VerilogHDL描述一个模块,使其可以根据控制信号进行输入信号的相加或者相减操作,以实现半加器或半减器。
具体要求:
(1)输入待运算的信号:ain,bin,这两个信号的位宽均为1
(2)输入的控制信号:control,该信号的位宽为1。
当control=1’b1,进行ain+bin的运算,
当control=1’b0,进行ain-bin的运算。
(3)输出信号
Cout:表示本位的和或者差
CQ:表示向高位的进位或者借位
