在一个用Verilog HDL描述的模块中,定义A、B是模块的输入信号,C是与A、B同位宽的输出信号,模块功能描述是assign C=(A>B)?A：B;如果某时刻A=4’b1101,B=4’b1010,则此时C=

在一个用Verilog HDL描述的模块中,定义A、B是模块的输入信号,C是与A、B同位宽的输出信号,模块功能描述是assign C=(A>B)?A：B;如果某时刻A=4’b1101,B=4’b1010,则此时C=

分类：电子电路EDA技术
发表：2022年10月04日 00时10分16秒
作者： admin
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在一个用Verilog HDL描述的模块中,定义A、B是模块的输入信号,C是与A、B同位宽的输出信号,模块功能描述是assign C=(A>B)?A：B;如果某时刻A=4’b1101,B=4’b1010,则此时C=

A.4’b0000
B.4’b000
C.4’b1010
D.4’b1101

正确答案D

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