已知一有限状态机系统的状态转移图如题30图所示,试用Verilog HDL设计该系统。
说明：
(1)输入信号:
Clk:系统时钟。
din:位宽1bit,在时钟clk上升沿时采样输入系统。
reset:同步复位信号,当reset=1时,系统复位,即:输出信号out=0,电路状态置。
Idle:当reset=0时,系统按照题30图所示状态转移图正常工作。
(2)输出信号：
out:位宽1bit
状态转移图图示说明:din=1/out=0表示当输入din1时,输出out=0
已知一有限状态机系统的状态转移图如题30图所示,试用Verilog HDL设计该系统。
说明：
(1)输入信号:
Clk:系统时钟。
din:位宽1bit,在时钟clk上升沿时采样输入系统。
reset
已知一有限状态机系统的状态转移图如题30图所示,试用Verilog HDL设计该系统。
说明：
(1)输入信号:
Clk:系统时钟。
din:位宽1bit,在时钟clk上升沿时采样输入系统。
reset:同步复位信号,当reset=1时,系统复位,即:输出信号out=0,电路状态置。
Idle:当reset=0时,系统按照题30图所示状态转移图正常工作。
(2)输出信号：
out:位宽1bit
状态转移图图示说明:din=1/out=0表示当输入din1时,输出out=0
