设计一个有限状态机系统,在时钟clk上升沿的控制下,实现检测与clk同步输入的串行数据是否为“3’b110”。
要求:
*当串行数据是“3’b110”时,flag_out1'b1,否flag_out=1’b0
*系统可以实现同步复位。
*输入输出信号自行定义,并在程序注释中加以说明。
用Verilog HDL编程实现该系统的模块程序。
设计一个有限状态机系统,在时钟clk上升沿的控制下,实现检测与clk同步输入的串行数据是否为“3’b110”。
要求:
*当串行数据是“3’b110”时,flag_out1'b1,否flag_out=1’b0
*系统可以实现同步复位。
*输入输出信号自行定义,并在程序注释中加以说明。
用Verilog HDL编程实现该系统的模块程序。
