用Verilog HDL设计一个异步复位、同步使能的六十进制计数器。对时钟clk上升沿进行计数。具体要求如下:
(1)输入信号:
clk:时钟信号。
reset:异步复位信号。当reset=1时,输出信号置0,当reset=0时,系统正常计数。
en:同步使能信号,当en=0,保持当前数值不变;当en=1时,系统正常计数。
(2)输出信号:
Carry:位宽为1bit,表示进位。
Cout:位宽为5bits,表示0到59的计数值。
用Verilog HDL设计一个异步复位、同步使能的六十进制计数器。对时钟clk上升沿进行计数。具体要求如下:
(1)输入信号:
clk:时钟信号。
reset:异步复位信号。当reset=1时,输出信号置0,当reset=0时,系统正常计数。
en:同步使能信号,当en=0,保持当前数值不变;当en=1时,系统正常计数。
(2)输出信号:
Carry:位宽为1bit,表示进位。
Cout:位宽为5bits,表示0到59的计数值。
