根据题29图所示原理图写出相应的Verilog HDL程序。
说明:
(1)模块输入端口:inl,in2,in3
(2)模块输出端口:outl,out2。
(3)or2是二输入或门,and2是二输入与门。
根据题29图所示原理图写出相应的Verilog HDL程序。
说明:
(1)模块输入端口:inl,in2,in3
(2)模块输出端口:outl,out2。
(3)or2是二输入或门,and2是二输入与门。
根据题29图所示原理图写出相应的Verilog HDL程序。
说明:
(1)模块输入端口:inl,in2,in3
(2)模块输出端口:outl,out2。
(3)or2是二输入或门,and2是二输入与门。
