根据题30图中所示原理图写出相应的Verilog HDL程序。
说明:
例化名为u1,u2的模块均是时钟clk上升沿触发的触发器。
xor2是二输入异或门,and2是二输入与门,not是一输入非门。
输入信号:
data_inl,data_in2,data_in3均是位宽为1bit的信号。
clk:系统时钟。
输出信号:
data_outl,data_out2:均是位宽为1bit的信号。
根据题30图中所示原理图写出相应的Verilog HDL程序。
说明:
例化名为u1,u2的模块均是时钟clk上升沿触发的触发器。
xor2是二输入异或门,and2是二输入与门,not是一输入非门。
输入信号
根据题30图中所示原理图写出相应的Verilog HDL程序。
说明:
例化名为u1,u2的模块均是时钟clk上升沿触发的触发器。
xor2是二输入异或门,and2是二输入与门,not是一输入非门。
输入信号:
data_inl,data_in2,data_in3均是位宽为1bit的信号。
clk:系统时钟。
输出信号:
data_outl,data_out2:均是位宽为1bit的信号。
