分析下面的VerilogHDL程序,回答问题。
(1)完成程序填空。
(2)分析该模块的功能,根据输入信号得到相应的输出信号,完成题27表。
答：(1)、data_out;
reg;
endcase;
(2)、2’b11;
2’b10;
分析下面的VerilogHDL程序,回答问题。
(1)完成程序填空。
(2)分析该模块的功能,根据输入信号得到相应的输出信号,完成题27表。
分析下面的VerilogHDL程序,回答问题。
(1)完成程序填空。
(2)分析该模块的功能,根据输入信号得到相应的输出信号,完成题27表。
答：(1)、data_out;
reg;
endcase;
(2)、2’b11;
2’b10;
